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序列信號(hào)發(fā)生器的設(shè)計(jì).doc

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序列信號(hào)發(fā)生器的設(shè)計(jì)
一:設(shè)計(jì)原理說(shuō)明
二:設(shè)計(jì)實(shí)現(xiàn)(FPGA,Verilog)
1:Verilog硬件描述語(yǔ)言設(shè)計(jì)實(shí)現(xiàn):
2:利用仿真軟件進(jìn)行編譯仿真,給出電路的時(shí)序邏輯波形。
3:VHDL代碼設(shè)計(jì)實(shí)現(xiàn):