基于cpldfpga的hdlc協(xié)議控制器的實(shí)現(xiàn)——發(fā)送部分.doc
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基于cpldfpga的hdlc協(xié)議控制器的實(shí)現(xiàn)——發(fā)送部分,基于cpld/fpga的hdlc協(xié)議控制器的實(shí)現(xiàn)——發(fā)送部分2.4萬(wàn)字 58頁(yè)包括外文翻譯，原創(chuàng)作品，已通過(guò)查重系統(tǒng)摘 要高級(jí)數(shù)據(jù)鏈路控制協(xié)議(high level data link control，hdlc)是面向比特的同步通信協(xié)議，具有差錯(cuò)檢測(cè)能力強(qiáng)、傳輸效率高、冗余度低等特點(diǎn)，實(shí)際應(yīng)用于各種高速數(shù)據(jù)傳輸系統(tǒng)。h...
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基于CPLD/FPGA的HDLC協(xié)議控制器的實(shí)現(xiàn)——發(fā)送部分
2.4萬(wàn)字 58頁(yè) 包括外文翻譯，原創(chuàng)作品，已通過(guò)查重系統(tǒng)
摘 要
高級(jí)數(shù)據(jù)鏈路控制協(xié)議(High Level Data link Control，HDLC)是面向比特的同步通信協(xié)議，具有差錯(cuò)檢測(cè)能力強(qiáng)、傳輸效率高、冗余度低等特點(diǎn)，實(shí)際應(yīng)用于各種高速數(shù)據(jù)傳輸系統(tǒng)。
HDLC的實(shí)現(xiàn)一般可采用ASIC器件和軟件編程等。但采用ASIC器件靈活性略差；軟件編程占用CPU資源多，速度慢，不易預(yù)測(cè)實(shí)時(shí)性。與此同時(shí)ALTERA公司的FPGA器件采用硬件技術(shù)處理信號(hào)，又可通過(guò)軟件反復(fù)編程使用，能夠兼顧靈活性與速度，并能并行處理多路信號(hào)，易于預(yù)測(cè)實(shí)時(shí)性與仿真。故在中小批量通信產(chǎn)品的設(shè)計(jì)中，F(xiàn)PGA是取代ASIC實(shí)現(xiàn)HDLC功能的一種合適選擇。
本文對(duì)HDLC的發(fā)展和相關(guān)基礎(chǔ)理論進(jìn)行簡(jiǎn)要描述，采用Altera公司的FPGA芯片和Quartus II13.0軟件，設(shè)計(jì)和制作具有自主知識(shí)產(chǎn)權(quán)的HDLC控制器發(fā)送部分。采用自頂向下的設(shè)計(jì)方法，建立頂層文件，根據(jù)HDLC協(xié)議控制器發(fā)送部分建立平行的底層文件，生成“7E”、CRC-16校驗(yàn)、插零和發(fā)送控制模塊四個(gè)框圖，供頂層文件直接調(diào)用。在Quartus II 13.0軟件平臺(tái)上使用VHDL語(yǔ)言實(shí)現(xiàn)HDLC數(shù)據(jù)幀的發(fā)送，并采用Modelsim軟件仿真檢驗(yàn)設(shè)計(jì)的準(zhǔn)確性。
關(guān)鍵字：HDLC， CPLD/FPGA， CRC-16，發(fā)送控制器，Quartus II， VHDL
2.4萬(wàn)字 58頁(yè) 包括外文翻譯，原創(chuàng)作品，已通過(guò)查重系統(tǒng)
摘 要
高級(jí)數(shù)據(jù)鏈路控制協(xié)議(High Level Data li
HDLC的實(shí)現(xiàn)一般可采用ASIC器件和軟件編程等。但采用ASIC器件靈活性略差；軟件編程占用CPU資源多，速度慢，不易預(yù)測(cè)實(shí)時(shí)性。與此同時(shí)ALTERA公司的FPGA器件采用硬件技術(shù)處理信號(hào)，又可通過(guò)軟件反復(fù)編程使用，能夠兼顧靈活性與速度，并能并行處理多路信號(hào)，易于預(yù)測(cè)實(shí)時(shí)性與仿真。故在中小批量通信產(chǎn)品的設(shè)計(jì)中，F(xiàn)PGA是取代ASIC實(shí)現(xiàn)HDLC功能的一種合適選擇。
本文對(duì)HDLC的發(fā)展和相關(guān)基礎(chǔ)理論進(jìn)行簡(jiǎn)要描述，采用Altera公司的FPGA芯片和Quartus II13.0軟件，設(shè)計(jì)和制作具有自主知識(shí)產(chǎn)權(quán)的HDLC控制器發(fā)送部分。采用自頂向下的設(shè)計(jì)方法，建立頂層文件，根據(jù)HDLC協(xié)議控制器發(fā)送部分建立平行的底層文件，生成“7E”、CRC-16校驗(yàn)、插零和發(fā)送控制模塊四個(gè)框圖，供頂層文件直接調(diào)用。在Quartus II 13.0軟件平臺(tái)上使用VHDL語(yǔ)言實(shí)現(xiàn)HDLC數(shù)據(jù)幀的發(fā)送，并采用Modelsim軟件仿真檢驗(yàn)設(shè)計(jì)的準(zhǔn)確性。
關(guān)鍵字：HDLC， CPLD/FPGA， CRC-16，發(fā)送控制器，Quartus II， VHDL
